穎崴 CPO 技術論壇重點整理：短期銅光並進，關鍵技術 HyperSocket 是什麼？

AI 基礎建設持續推進，資料中心對高速傳輸、低功耗與高頻寬的需求快速升高，讓 CPO（Co-Packaged Optics，共同封裝光學）與矽光子（Silicon Photonics）成為近年半導體市場最受關注的技術題材之一。

穎崴科技（6515）於 2026 年 5 月 14 日舉辦 CPO 技術論壇，由執行副總暨發言人陳紹焜開場致詞，並由技術行銷處長孫嘉賓博士以「CPO 的進化論：矽光子的先進測試方法論」為題，說明 CPO 產業鏈、量產瓶頸、測試流程，以及穎崴在其中扮演的角色。

這場論壇的核心，不只是介紹 CPO 是什麼，也回答了市場最關心的問題：在 CPO 產業鏈中，穎崴到底做什麼？它的機會又在哪裡？股感幫你一次整理！

為什麼 CPO 會成為 AI 時代的關鍵技術？

過去資料傳輸主要仰賴銅線，但當 AI 伺服器與加速器需要更高頻寬、更低延遲時，銅線開始面臨物理限制。孫博士在論壇中說明，當高速傳輸規格來到 224Gbps 甚至 448Gbps 時，銅線會遇到幾個難以避免的問題：

圖片來源：CPO 技術論壇簡報

相較之下，光傳輸使用光子在光纖或光波導中傳遞訊號，具備低損耗、長距離與抗 EMI 干擾等優勢。比較電與光的差異，電訊號在銅線上傳輸，損耗約可達 1 dB/cm；光在光纖中傳輸，損耗則可低於 0.2 dB/km，兩者在距離與損耗上有明顯差異。

圖片來源：CPO 技術論壇簡報

因此，CPO 的核心概念就是把光學元件更靠近 ASIC，縮短電訊號傳輸距離，降低功耗與延遲，並提升整體頻寬密度。簡報中提到，CPO 可帶來從 Gbps 到 Tbps 的速度演進、超過 50% 的功耗節省，以及晶片級封裝空間優化。

不過這並不代表光會立刻完全取代銅。孫博士在論壇中特別強調，「銅退光進」仍需要一段時間，短期更可能是「光銅並進」。原因在於，光雖然能解決銅線在高速傳輸上的部分瓶頸，但光本身也有對位、封裝、測試、標準化與維修等挑戰需要克服。

CPO 標準化是量產前提

CPO 之所以困難，是因為它是一整套系統架構的改變。在傳統架構中，光收發模組多半是可插拔的 Pluggable Optics；但隨著頻寬需求提升，產業逐步走向 OBO（On-Board Optics）、NPO（Near-Packaged Optics），最後才進一步走向真正把 Optical Engine 與 ASIC、HBM 整合在更近位置的 CPO。用時間軸呈現，從 2016 年前後的 Pluggable Optics，到 2027 年後的 2.5D CPO，再到 2030 年後的 3D CPO，光在系統中的比例將逐步提高。

圖片來源：CPO 技術論壇簡報

孫博士在論壇中指出，真正的 CPO 要將 Optical Engine 放到 Interposer 上，與 ASIC、HBM 形成更高度整合的先進封裝結構。這與早期所謂 NPO 的概念不同，也是未來量產難度更高、但效益更大的方向。

CPO 產業鏈包含許多環節，包括：

孫博士特別提到，PIC 與 EIC 所組成的 Optical Engine 規格如果沒有先定義好，後面的雷射、光纖、連接器、FAU 與測試規格都無法標準化。沒有標準化，測試就沒有量產可能。

這也是為什麼近年許多大型公司積極併購或投資矽光子相關公司。2024 至 2026 年間，包含 Nokia、AMD、Marvell、Credo 等公司陸續透過併購切入矽光子、光通訊、PIC 或調變技術；Google、Cisco、NVIDIA、AMD、Intel、MediaTek 等也透過投資或合作參與光通訊與 Optical I/O 生態系。這些動作代表，AI 時代的高速傳輸是 CSP、IC 設計、晶圓代工、光通訊與測試供應鏈共同推進的產業重組。

圖片來源：CPO 技術論壇簡報

光引擎怎麼運作？

為了讓 CPO 更好理解，孫博士在論壇中先拆解 Optical Engine 的基本路徑。

光訊號大致會經過以下流程：

圖片來源：作者自行製作

其中每一個環節都會影響 CPO 的效能、良率與測試難度。

1. 光源：單波長與多波長決定頻寬倍增能力

比較 DFB Laser、VCSEL 與 Comb Laser 三種光源，DFB Laser 適合標準電信波長，VCSEL 具備低成本、容易形成陣列的優勢，Comb Laser 則能從單一元件產生多個精準波長，對 102.4T CPO 這類高密度 WDM 架構特別重要。孫博士用更白話的方式說明，重點是要理解若一條光纖只傳一種波長，就只能傳一組訊號；如果同一條光纖可以傳八種不同波長，就等於直接倍增資料傳輸率。

圖片來源：CPO 技術論壇簡報

2. 調變器：把「光」變成有意義的訊號

有了光源之後，下一步是調變。調變器的功能，是把原本單純的一束光轉換成能承載資料的光訊號。

比較三種調變器架構：

孫博士在論壇中指出，MZM 最大問題是大，MRM 最大優點是小。對 CPO 而言，封裝邊緣空間非常珍貴，如果 MRM 能塞入更多顆 Optical Engine，就有機會倍增整體系統規格。不過，MRM 對熱敏感，也讓後續散熱與測試變得更重要。

3. Coupler：決定測試方式與量產難度

光要進出晶片，需要 Coupler。簡報比較 Grating Coupler 與 Edge Coupler：

這也直接影響穎崴的測試方案。若是 Grating Coupler，較適合在 Wafer Level 做由上方進光的測試；若是 Edge Coupler，則必須讓光纖從側邊靠近光引擎，Socket 機構就必須預留空間，讓 FAU 或光纖治具能順利對位。

CPO 量產瓶頸一：Single Mode Fiber 與 FAU 對位難度高

CPO 使用單模光纖 Single Mode Fiber（SMF），關鍵來自矽光子平台本身的物理特性。矽光子 waveguide 採 single-mode 設計，從 ASIC 端輸出的光訊號本質上就是 fundamental mode，因此需要使用 SMF 才能與光路匹配。

真正的挑戰在於 SMF 的核心非常小。Single Mode Fiber 的 core 約 9 微米，而 FAU 製造過程中會受到多種誤差來源影響，包括 V-groove 深度、Pitch、角度、光纖圓度與 Core concentricity 等。這些公差累積可達 3.8 微米，約等於 core 直徑的 42%。

因此，CPO 測試不能只靠單純插接光纖完成，而需要做到亞微米等級的精準對位。若一個 Fiber Array 內含 64 根甚至更多光纖，每一根都需要個別校準，將大幅拉長測試時間，進而限制量產效率。更重要的是對位結果還必須讓聚焦效率達到 99% 以上，才有機會進入正常生產流程。

因此，穎崴提出兩種可能解法：

CPO 量產瓶頸二：Module Test 不能再只是 Plug and Play

傳統 IC 測試中，Handler 將元件放入 Socket，壓下後就能開始測試，流程相對接近 Plug and Play。

但 CPO 模組測試更複雜。簡報中將 Module Test 拆成幾個步驟：Handler 先將 CPO IC 放入 Socket，接著放置 FAU，再將多個 FAU 接上封裝周圍，完成接觸後才能開始測試。CPO 測試不只要測電，還要讓光纖與光引擎準確對位。這會大幅拉長測試時間。如果對位與 Pick and Place 效率無法提升，產線就只能靠購買更多測試機台來換時間，導致成本大幅增加。

孫博士也將 CPO 生產瓶頸歸納為四大技術問題：

穎崴 CPO 測試方案：從 Wafer、Die、Package 到 Module Level

穎崴在論壇中強調，公司提供的是從晶圓、晶粒、封裝到模組端的完整 CPO／CPC 測試解決方案。整體可分成四個測試層級：

• Wafer Level，測試需求通常是「上電下光」：晶圓放在 Chuck 上，電氣探針從上方接觸，光學探針從下方進行測試。
• Die Level，晶粒切割後則變成「下電上光」：Die 放入 Socket 中，下方用探針測電，上方用光學探針測光。
• Package Level，測試需求進一步變成主動對位、被動對位，以及直接與 FAU 連接；在 Module Level，測試挑戰則集中在測試速度、對位與機構設計。

圖片來源：CPO 技術論壇簡報

CPO 與 CPC 並存：短期是光銅並進，不是光完全取代銅

論壇中特別提到，CPO 與 CPC（Co-Packaged Copper，共同封裝銅連接）會在一段時間內並存。CPO 的優勢在於把 Optical Engine 放進封裝內，讓電訊號路徑縮短到 mm 等級，能帶來高頻寬密度與較低功耗。不過，CPO 需要高度光學對位、先進測試與更複雜的封裝能力。CPC 則是使用銅連接，電路徑較長，功耗較高，但它具備可熱插拔、可現場更換、生態系成熟與成本相對可控等優點。簡報也明確比較 CPO 與 CPC：CPO 強調短電路徑、高頻寬密度與低功耗；CPC 則強調 Hot-swappable、Field replaceable 與成本效益。

因此，短期內 AI 資料中心會依照不同應用場景採取分層部署。若是追求高頻寬、低延遲與低功耗的 scale-up 運算互連，CPO 會更具長期發展潛力；若是重視維修彈性、成本控制與既有生態系整合的場景，CPC 或傳統銅連接仍有存在空間。

這也是穎崴為何同時布局 CPO 與 CPC 測試方案。未來封裝上方、下方、側邊都可能出現高速訊號與測試需求，Socket 與測試介面的設計將會變得更複雜，也更有價值。

HyperSocket 為什麼是穎崴的核心技術？

進入 AI 晶片時代後，封裝測試的挑戰已經從單純的機構精度，擴大為機械、電性與熱管理同時耦合的問題。未來先進封裝將面臨三大技術挑戰：

在超大封裝、高腳數、高速測試與高熱密度的趨勢下，Socket 將面臨封裝翹曲、接觸阻抗不穩、Pin 彎曲、預壓力控制、維護與散熱等問題。

傳統測試介面大致有兩類：Elastomer 與 Spring Probe。Elastomer 具備多點接觸、接觸電阻較低的優勢，但壓縮行程短，較難吸收大型封裝翹曲；Spring Probe 的行程較長，也能個別更換，但接觸點較少，在高電流承載與發熱控制上會面臨挑戰。

HyperSocket 的核心設計，就是把兩者的優點結合起來。它利用 Pogo Pin 提供足夠行程，以吸收大封裝翹曲與壓縮變化；同時透過 Elastomer 提供面接觸，提高接觸穩定性、降低接觸阻抗，並提升耐電流能力。

HyperSocket 的主要特性如下：

HyperSocket 適用於封裝尺寸大於 100 x 100 mm²、Pin 數超過 10,000、封裝翹曲大於 0.4mm、高電流密度超過 6A，以及高功率超過 2,500W 等測試情境，HyperSocket 是面向 AI 高功率、大封裝、高腳數與高速測試時代的測試介面架構。

圖片來源：CPO 技術論壇簡報

玻璃基板與異質整合：為什麼未來封裝會更考驗測試？

除了 CPO 本身，論壇也提到未來先進封裝可能導入玻璃基板（Glass Substrate）。AI 晶片封裝越來越大，若使用有機基板，可能面臨熱膨脹係數不匹配、翹曲與電氣損耗等問題。玻璃基板則具備較佳結構穩定性、電氣特性與與矽材料更接近的熱膨脹特性，有利於支撐更大尺寸、更高 I/O 密度與更精密光電整合。玻璃 interposer／substrate 的優勢包含 superior stability、pristine electrical performance 與 advanced integration。

不過，玻璃基板、CPO、CPC 與超大封裝的導入，也會進一步推升測試難度。封裝越大、功耗越高、訊號越快，測試時就越需要穩定接觸、精密機構、高速訊號完整性控制與散熱能力。這也是穎崴將 HyperSocket、Double Sided Probing System 與未來 Hyper Liquid 等方案串在一起的原因。

NVIDIA 與產業趨勢：CPO 走向主流，但會分階段發生

論壇最後也整理出 CPO 後續發展的幾個重要觀察：

1. NVIDIA 相關動態是市場重要訊號：NVIDIA 1.6T CPO switch、Spectrum-X，以及高效率、高可靠度網路架構的推進，被視為 CPO 產業逐步走向商用化的重要指標。
2. CPO 與 copper 短期仍會共存：CPO 雖然具備高頻寬、低功耗與低延遲優勢，但銅連接在成本、維修彈性與既有生態系上仍有價值。因此短期內產業不會直接進入全面光化，而會先形成光銅並進的局面。
3. 部署節奏會分階段推進：CPO 的導入可能會從 coexist、expand，再逐步走向 mainstream。也就是說，產業會先在特定高階應用場景導入 CPO，接著隨著標準化、測試方案與供應鏈成熟，再逐步擴大應用範圍。
4. Scale-up 會是主要戰場：在 AI 資料中心中，GPU、ASIC 與交換器之間需要更高速、更低延遲的近距離互連，因此 scale-up 場景會是 CPO 最重要的落地領域之一。
5. 測試需求會隨架構多元化而增加：對穎崴而言只要市場需要測試，公司就能依照不同客戶架構，提供客製化 Socket 與測試介面方案。隨著 CPO、CPC 與其他高速互連方案並行發展，測試介面的複雜度與價值也會同步提升。

現場 Q&A 整理

Q1：《今周刊》提問：HyperSocket 使用的 Elastomer 材料是穎崴自製，還是向外部廠商採購？關鍵技術在哪裡？

A：孫博士表示，穎崴採取自製與外購並行的策略。

Elastomer 本身原本是不導電的材料，關鍵在於將導電粒子放入膠中，並透過磁場讓導電粒子排列成柱狀。這種材料必須在受到壓力時才會導通。在 HyperSocket 的架構下，導通壓力來自兩個來源：一是 Pogo Pin 本身的彈力，二是 IC 接觸時壓下來的力量。當壓力足夠時，Elastomer 才能形成穩定導通。

孫博士也提到，這項材料技術最早起源於日本，後來技術逐步擴散，目前美國與中國大陸也都有相關生產廠商。對穎崴而言，最重要的工作是驗證、制定並 Qualify 符合測試需求的規格。

Q2：《高盛證券》提問：Die Level 測試一定要用 Socket 嗎？是否可能用 Prober 做 Die Level 測試？

A：孫博士表示，用 Prober 測 Die 不是不行，但必須先解決電氣探針與光學探針的位置配置問題。他進一步區分 Wafer Level 與 Die Level 的差異：

• Wafer Level 是「上電下光」。晶圓放在下方 Chuck 上，電氣探針從上方接觸，光學探針從下方測試。
• Die Level 則是「下電上光」。晶粒切割後放入 Socket 中，下方是探針負責測電，上方則是光學探針負責測光。

如果要在 Die Level 使用 Prober 測試，就必須重新解決光與電探針的相對位置與機構配置，因此技術挑戰較高。

Q3：《高盛證券》提問：除了玻璃基板，目前市場是否也在討論其他中介層材料？

A：孫博士表示，市場上討論的材料很多，但玻璃基板目前看起來是最具有量產潛力的方案。因玻璃可以沿用過去面板產業的製程經驗，例如電鍍與鑽孔，將相關技術移轉到半導體領域的機會較高。其他材料如 Organic 樹脂類雖然也有應用空間，但必須面對熱膨脹係數不匹配的問題。一旦材料與矽之間的熱膨脹係數差異太大，就容易導致封裝翹曲。玻璃在結構強度、電氣特性與光學特質上，目前看起來各項指標都相對優異，接下來的關鍵是如何盡快做出可量產的解決方案。

Q4：《高盛證券》提問：Socket 未來是否會直接導入液冷，來解決高熱問題？

A：孫博士表示，市場上確實已經看到在 Socket 底部導入液體的 Liquid Cooling 方案，但這屬於更長期的發展方向。在現階段，HyperSocket 首要解決的是接觸穩定性問題。傳統探針通常是單點或少數點接觸，但 HyperSocket 透過 Elastomer 達成面接觸，能有效降低接觸阻抗並提升電流承載能力。在真正需要大規模導入液冷之前，穎崴先透過 HyperSocket 架構提升接觸穩定性，這是目前更直接、也更具可行性的解法。

Q5：《花旗證券》提問：全球也有其他廠商在 Elastomer 或 Pin 材質上著墨，穎崴 HyperSocket 的專利護城河在哪裡？

A：孫博士表示，穎崴早在兩年多前就開始布局相關專利，到目前已經累積許多專利成果。許多競爭對手通常是針對單一材料或單一結構進行優化，例如改善探針材質或調整某一個接觸結構。但穎崴的核心優勢在於，將 Elastomer、探針、錫球與 PCB 的接觸關係整合進 Hyper 架構中，目標是達到極致的接觸穩定性。透過這種複合式架構，HyperSocket 可以同時降低接觸阻抗、提升耐電流能力，並改善大封裝測試中的接觸穩定性。這不是單點材料優化可以直接複製的能力。

Q6：《花旗證券》提問：Hyper Liquid 架構如何在 Socket 中導入液體？是否需要與 Handler 設備廠合作？

A：孫博士表示，Hyper Liquid 導入的液體是非導電的工程液體，概念類似伺服器領域常見的沉浸式冷卻。但要把液體導入 Socket 系統，不只是 Socket 本身的問題，也需要 Handler 等周邊設備配合。因此，穎崴目前正與友好的設備廠商緊密合作，共同開發相關方案。這也代表，未來高功率測試會變成 Socket、Handler、散熱系統與測試平台共同整合的解決方案。

Q7：與會先進提問：Optical Socket 與 Electrical Socket 在設計上有什麼不同？

A：孫博士表示，當光引擎需要測試時，必須透過 Active Alignment 將光纖拉到光引擎旁邊，因此 Socket 的機構設計必須替光纖預留空間。

• 若是 Edge Coupling，光纖需要從側邊靠近光引擎，因此 Socket 側邊機構必須「讓位」。
• 若是 Grating Coupling，光纖需要從上方進光，因此 Socket 上方壓接機構也必須「讓位」。

核心觀念是：Socket 必須為光的進入預留空間，否則 FAU 或光纖治具無法靠近光引擎完成對位。

Q8：與會先進追問：所以光學與電氣 Socket 在結構上可以相容，但光學測試不是由 Socket 本身執行，對嗎？

A：孫博士表示，這個觀念正確。Socket 裡面的探針只負責測「電」，光訊號完全由光纖或 FAU 傳遞。Optical Socket 並不是 Socket 本身去測光，而是 Socket 的機構設計必須配合光纖進入、對位與固定。光纖透過對位機構靠近待測物，Socket 則負責提供電性接觸與機構支撐。

Q9：與會先進提問：簡報最後提到 Interposer 上面也有 Socket，可以補充說明嗎？

A：孫博士表示，未來 CPO 或 CPC 封裝中，高頻訊號可能會走到封裝體上方，也就是 Top 端。這代表封裝體上方會有許多測試點位或連接器，因此需要設計 Top Socket 直接從封裝上方接觸測試。當封裝體放入底部 Socket 後，上方 Top Socket 再壓下來，就會形成雙面壓測，也就是 Double-side Probing 架構。

如果上方是 Connector，因為很難直接用探針去戳 Connector，通常還需要搭配一塊小轉接板，也就是 Interposer，進行訊號轉接與對接。

結語

這場 CPO 技術論壇傳達的訊息相當清楚：AI 時代的高速傳輸正在從電走向光，但這條路不會一步到位。銅傳輸在高速、高功耗下確實面臨限制，但光通訊也必須解決對位、封裝、標準化、維修與測試效率等問題。因此短期產業更可能是光銅並進，CPO 與 CPC 依照不同場景並存。

對穎崴來說，真正的機會在於抓住「測試介面」這個關鍵位置。從 Wafer Level、Die Level、Package Level 到 Module Level，CPO 每往量產前進一步，就需要更精準、更穩定、更能承受高速與高功率的測試解決方案。

HyperSocket 正是在這個背景下被提出，它針對未來 AI 超大封裝、高腳數、高速訊號與高熱密度測試需求而設計的混合式測試介面。隨著 CPO、CPC、玻璃基板與異質整合逐步推進，穎崴是否能把早期布局轉化為量產訂單，將是後續觀察重點。

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